AMD und IBM haben die gemeinsame Entwicklung der neuen Strained-Silicon-Transistortechnologie angekündigt. Damit ist es laut Aussage der Unternehmen möglich, die Leistungsfähigkeit von Prozessoren zu steigern sowie die Stromaufnahme zu optimieren.
Verglichen mit herkömmlich gefertigten Transistoren bietet der neue Fertigungsprozess eine um bis zu 24 Prozent gesteigerte Geschwindigkeit der Transistoren bei gleicher Leistungsaufnahme. Schnellere und effizientere Transistoren sind die Basis für leistungsfähigere Prozessoren mit geringer Stromaufnahme. Zwar arbeiten kleinere Transistoren schneller, bergen aber das Risiko, dass sie aufgrund von Leckströmen oder uneffizienten Schaltvorgängen eine höhere Leistung aufnehmen und damit unerwünschte Wärme erzeugen, wie zuletzt beim Intel Pentium 4 „Prescott“ gesehen.
Das kürzlich von AMD und IBM entwickelte „Strained Silicon“ hilft, diese Hürden zu überwinden. Der in 130 nm gefertigte Athlon 64 FX-55 sowie erste Mobile-Produkte setzten bereits auf „Strained Silicon“. Damit sind AMD und IBM die ersten Unternehmen, die Strained-Silicon in Kombination mit der Silicon-on-Insulator-Technologie vorstellen, was zu weiteren Verbesserungen in puncto Leistungsfähigkeit und Stromaufnahme führt. Intel setzt bei seinem 90-nm-Fertigungsprozess schon länger auf „Strained Silicon“.
Der neue Strained-Silicon-Prozess, genannt „Dual Stress Liner“, verbessert die Leistung sowohl von n-Kanal- als auch p-Kanal-Transistoren (siehe CMOS), indem die Siliziumatome in einem Transistor gestreckt und im anderen komprimiert werden. Die Dual-Stress-Liner-Technik benötigt keine kostenintensiven und kritischen neuen Fertigungstechniken, so dass sie schnell in die Massenproduktion auf Standard- Produktionsanlagen mit üblichen Materialen zu überführen ist. AMD beabsichtigt die neue Strained-Silicon-Technologie schrittweise bei der Produktion aller seiner 90-Nanometer-Prozessoren einzuführen, einschließlich der künftigen AMD64 Multi-Core-Produkte. Die Auslieferung der ersten 90-Nanometer-AMD64-Prozessoren, die diese neue Technologie verwenden, ist für die erste Jahreshälfte 2005 geplant. IBM plant ebenfalls ab der ersten Jahreshälfte 2005, Strained Silicon auf mehreren 90-Nanometer-Prozessorplattformen zu verwenden, einschließlich der Chips, die auf der PowerPC-Architektur basieren
Details der Dual-Stress-Liner-Technik von AMD und IBM werden auf dem Meeting 2004 der IEEE International Electron Devices vom 13. bis 15. Dezember in San Francisco, Kalifornien, bekannt gegeben. Die Dual-Stress-Liner-Technik kombiniert mit der SOI-Technologie wurde gemeinsam von Ingenieuren von IBM, AMD, Sony und Toshiba im Semiconductor Research and Development Center (SRDC) von IBM in East Fishkill, NY, und von AMD-Ingenieuren in der Fab 30 in Dresden entwickelt.
